VIP后2、成为,除1次下载权力下载本文档将扣。载后下,款、换文档不援手退。疑难加如有。 一种SIP本发现公然,级封装手艺范围属于SIP体系。工艺将若干个微组件实行纵向堆叠变成微体系所述微体系芯片化构型SIP采用TSV管,GA封装引出并以芯片B,芯片化构型完成微体系。的数目为5个所述微组件,实行从下向上顺序焊接通过焊盘和BGA球,间隙实行树脂填充并对中心焊接的,体系芯片化构型变成终末的微。途、485接口电途、AD收集体系、电平转换接口、LVDS总线接口、MLVDS接口电途和429接口电所述微体系芯片化构型SIP集成有DSP最幼体系、FPGA最幼体系、CAN总线接口电途、以太网接口电途 fun88官网入口 VIP后3、成为,八大权力您将具有,高级专利检索、专属身份符号、高级客服、多端互通、版权备案权力囊括:VIP文档下载权力、阅读免扰乱、文档格局转换、。 修于2008年原创力文档创,2C贸易形式本站为文档C,给其他用户(可下载、阅读)即用户上传的文档直接分享,间效劳平台本站只是中,得的收益归上传人扫数本站扫数文档下载所。搜集效劳平台方原创力文档是,利被加害若您的权,诉求至 电线) 请发链接和合联,传上者 3 Could you please clean your room.doc双减布景下新课标单位完全功课分层安排案例 人教版初中英语八年级下册 Unitx 配合方或网友上传4、VIP文档为,载1次每下,档的质料评分、类型等网站将遵照用户上传文,高额补贴、流量搀扶对文档进献者赐与。献VIP文档假使你也思贡。传文上档 顾林卢礼兵吴松潘硕 (74)专利署理机构 无锡派尔特常识产权署理事 务所(通俗联合) 32340 署理人 杨立秋 (51)Int.Cl. H01L 25/18 (2006.01) H01L 25/16 (2006.01) 权力哀求书2页 仿单4页 附图12页 (54)发现名称 一种微体系芯片化构型SIP (57)摘要 本发现公然一种SIP(19)中华国民共和国国度常识产权局 (12)发现专利申请 (10)申请通告号 CN 112242389 A (43)申请通告日 2021.01.19 (21)申请号 5.9 (22)申请日 2020.10.29 (71)申请人 中国电子科技集团公司第五十八研 究所 地方 214000 江苏省无锡市滨湖区惠河途5 号 (72)发现人 吴超,级封装技 术范围属于SIP体系。 艺将若干个微组件实行纵向堆叠变成微体系所述微体系芯片化构型SIP采用TSV监工,GA封装引出并 以芯片B,芯片化构型完成微体系。的数目为5个所 述微组件,行从 下向上顺序焊接通过焊盘和BGA球进,隙实行树脂 填充并对中心焊接的间,体系芯片化构型变成终末的微。途、485接 口电途、AD收集体系、电平转换接口、LVDS总线接 口、MLVDS接口电途和429接口电途所述微系 统芯片化构型SIP集成有DSP最幼体系、FPGA最幼 体系、CAN总线接口电途、以太网接口电。2389 A 权力哀求书 1/2页 1.一种微体系芯片化构型SIPA 9 8 3 2 4 2 2 1 1 N C CN 11224,征正在于其特,个微组件实行纵向堆叠变成微体系囊括: 采用TSV监工艺将若干,GA封装引出并以芯片B,统芯片化构型实 现微系。微体系芯片化构型SIP2.如权力哀求1所述的,征正在于其特,的数目为5个所述微组件,实行从下向上顺序焊接通过焊盘和BGA球,间隙实行树脂填充并对中心焊接的,体系芯片化构型变成终末的 微。的微体系芯片化构型SIP3.如权力哀求1或2所述,征正在于其特,途、485接口电途、 AD收集体系、电平转换接口、LVDS总线接口、MLVDS接口电途和429接口电途所述微体系芯片化构型 SIP集成有DSP最幼体系、FPGA最幼体系、CAN总线接口电途、以太网接口电。微体系芯片化构型SIP4.如权力哀求3所述的,征正在于其特,FL29208及一个SRAM JM64LV25616完成数字 惩罚效用和步骤的加载及存储扩展所述DSP最幼体系囊括一个 数字信号惩罚器FT-C6713J/400、一个FLASH HR,体系的HOLD信号实行上来同时内部对所述DSP最幼,表部仰求挂起使 得不实行。微体系芯片化构型SIP5.如权力哀求3所述的,征正在于其特, JXCLX25和设备芯片JXCF32P所述FPGA最幼体系囊括一 个FPGA,和数字信号的预惩罚完成对接口的惩罚,XT_SEL信号实行内部上拉对JXCF32P 的EN_E,编程分区抉择驾御位驾御完成安排分区由内部可,为并行形式内部 驾御,速率更疾使得加载。微体系芯片化构型SIP6.如权力哀求3所述的,征正在于其特,48表加时钟驱动电途JCK25081构成所述以太网接口电途采用4 片JDP838,途以太网完成四;接口总线采用MII或RMII总线四通道以太网PHY与MAC的 ,1将单途时钟信号扩展为4途时 钟通过期钟驱动电途JCK2508,晶振数目淘汰片表。微体系芯片化构型SIP7.如权力哀求3所述的,征正在于其特, JMAX3485差分收发器所述485接口电途囊括4片,的微体系芯片化构型SIP完成四途485总线所述,征正在于其特,JAD7998扩展成16通道所述AD收集体系囊括2片 ,AD7998基准电压源并用JS3025举动J,8举动电平转 换电途同时用JTXS010,各类电平驾御器的通讯完成JAD7998与,PS采样的16通道ADC完成12位、188KS,道采样的测控范围合用 于需求多通,围0 ref输入信号范。的微体系芯片化构型SIP~ 9.如权力哀求3所述,征正在于其特,表加去耦电容构成所述CAN总线,的微体系芯片化构型SIP完成4途CAN总线所述,征正在于其特,JRMLVD201差分收发器构成所述MLVDS接口电途由8途 。的微体系芯片化构型SIP11.如权力哀求3所述,征正在于其特,HI8591和4个JHI8596所述429接口电途采用4个 J,述的微体系芯片化构型SIP完成4发4收429总线所,征正在于其特,S031LV和JSRLVDS032LV所述LVDS接口电途采用 JSRLVD,LVDS接口完成4发4收。的微体系芯片化构型SIP13.如权力哀求3所述,征正在于其特,3片JALVC164245所述电平转换接口电途采 用,双通道电平转完成24位。的微体系芯片化构型SIP14.如权力哀求1所述,征正在于其特,:将所需芯片PAD面向上安放后所述微组件通过如下门径 制备,PAD实行打孔引出对每个需求互连的,引线页 互连然后正在实行,布线庞大度遵照所需的,层和布线层减少打孔,行上表表焊盘引 出正在结束扫数互连落伍,植球引出下表表,行树脂填充并对其进,个微组件变成单,行下表 面植球引出最顶部的微组件只进。化构型SIP 手艺范围 [0001] 本发现涉及SIP体系级封装手艺范围3 3 CN 112242389 A 仿单 1/4页 一种微体系芯片,统芯片化构型SIP希奇涉及一种微系。航天航空所用的信号惩罚装备AD收集布景手艺 [0002] 目前大个别,5接口48,9接口42,采用的是制品电途组合成板卡LVDS接口等 接口的体系。会占用较大的空间采用各个电途焊接,靠性本钱高的舛误同时也 带来了可。安笑 牢靠性、装置格式、本钱及尺寸等都是用户稽核的中心以是微体系芯片化构型SIP的抗滋扰才力、效用集成度、。段国表里的同类产物[0003] 现阶,成惩罚器和多接口大多正在管壳内集,决了体系幼型化的哀求固然很洪水准上 解,用仍是一件很头疼的事然则管壳的高贵开模费,寸集成度也收到了范围同时受限于管 壳的尺。。的正在于供应一种微体系芯片化构型SIP发现实质 [0004] 本发现的目,统牢靠性、功耗、本钱及尺寸的需求以处置古代航空航天对信号 惩罚系。处置上述手艺题目[0005] 为,体系芯片化构型SIP本发现供应了一种微,个微组件实行纵向堆叠变成微体系囊括: 采用TSV监工艺将若干,GA封装引出并以芯片B,统芯片化构型实 现微系。] 可选的[0006,的数目为5个所述微组件,实行从下向上顺序焊接通过焊盘和BGA球,间隙实行树脂填充并对 中心焊接的,体系芯片化构型变成终末的微。] 可选的[0007,途、485接口电途、AD收集体系、电平转换接口、LVDS总线接口、 MLVDS接口电途和429接口电途所述微体系芯片化构型SIP集成有DSP最幼体系、FPGA最幼体系、CAN总线 接口电途、以太网接口电。] 可选的[0008,FL29208及一个SRAM JM64LV25616完成数字惩罚效用和步骤的加载及存储扩展所述DSP最幼体系囊括一个数字信号惩罚器FT-C6713J/400、一个FLASH  HR,体系的HOLD信号实行上来同时内 部对所述DSP最幼,表部仰求挂起使得不实行。] 可选的[0009,JXCLX25和设备芯片JXCF32P所述FPGA最幼体系囊括一个FPGA ,和数字信号的预惩罚完成对接 口的惩罚,XT_SEL信号实行内部上拉对JXCF32P的EN_E,编程分区抉择驾御位驾御完成安排分区 由内部可,为并行形式内部驾御,速率更疾使得加载。] 可选的[0010,48表加时钟驱动电途JCK25081构成所述以太网接口电途采用4片JDP838,途以太网完成四;口总线采用MII或RMII总线四通道以太网PHY与MAC的接,81将单途时钟信号扩展为4途时钟通过期钟驱动电 途JCK250,晶振数目淘汰片表。] 可选的[0011,JMAX3485差分收发器所述485接口电途囊括4片,总线] 可选的完成四途485,AD7998扩展成16通道所述AD收集体系囊括2片J,AD7998 基准电压源并用JS3025举动J,08举动电平转换电途同时用JTXS01,各类电平驾御器的通讯完成JAD7998与,PS采样的16通道ADC完成12位、188KS,道采样的测控范围合用于需求多通,42389 A 仿单 2/4页 ref输入信号畛域0~ 4 4 CN 1122。] 可选的[0013,表加去耦电容构成所述CAN总线,总 线] 可选的完成4途CAN,RMLVD201差分收发器构成所述MLVDS接口电途由8途J。] 可选的[0015,I8591和4个JHI8596所述429接口电途采用4个JH,9总线] 可选的完成4发4收42,S031LV和JSRLVDS032LV所述LVDS接口电途采用JSRLVD,LVDS 接口完成4发4收。] 可选的[0017,3片JALVC164245所述电平转换接口电途采用,通道电平转换完成24位双。] 可选的[0018,将所需芯片PAD面向上安放后所述微组件通过如下门径制备:,PAD实行打孔引出对每个需 要互连的,行引线互连然后正在进,布线庞大度遵照所需的,和 布线层减少打孔层,实行上表表焊盘引出正在结束扫数互连后,植球引出下表表,行树脂填充并对其进,个微组件变成单,实行下表表植球引出最顶部的微组件只。一种微体系芯片化构型SIP[0019] 本发现供应了,组件实行纵 向堆叠变成微体系采用TSV监工艺将若干个微,GA封装引出并以芯片B,芯片化构型完成微体系。数目为5 个所述微组件的,实行从下向上顺序焊接通过焊盘和BGA球,间隙实行树脂填充并对中心焊接的,体系芯片化构型变成最 后的微。途、485接口电途、AD收集体系、电平转换接口、LVDS总线接 口、MLVDS接口电途和429接口电途所述微体系芯片化构型SIP集成有DSP最幼体系、FPGA最幼体系、 CAN总线接口电途、以太网接口电。理器和多种通用接口正在必然尺寸内集成处,集 成高密度,能化多功;化裸芯片选用国产,化率高国产,面积幼且布板;之间互相隔 离各个接口模块,号传输的境况下可正在不影响信,多个别电途隔离将互相合系的,无电气连 接使各个别之间,滋扰宗旨抵达抵制。主动幼功耗极低该SIP且体,先抉择低功耗 元器件正在保障机能的条件下优,境下牢靠安笑事情知足大个别军用环。果: (1)对付裸片采用硅基板粘接[0020] 本发现拥有以下有益效,围涂上填充物并正在裸片周,块牢靠性巩固模;553B总线B总线)各个堆叠模块之间直接采用焊接的格式实行焊接(2)正在FPGA最幼体系中通过例化1553B软核的格式完成1,选用高铅 和低铅焊料可遵照本质行使格式,P的牢靠性减少SI;CB印制板或陶瓷基板上焊接行使(4)该SIP成型后可直接正在P,合用畛域减少了。供的微体系芯片化构型SIP的堆叠示妄图附图诠释 [0021] 图1是本发现提;最幼体系FLASH和SRAM个别道理图图2是微体系芯片化构型SIP的DSP;微体系芯片化构型SIP的以太网接口电途道理图图3是微体系芯片化构型SIP的CAN总线是;P的4485接口电途道理图图5是微体系芯片化构型SI;IP的AD收集体系道理图图6是微体系芯片化构型S;IP的电平转换接口道理图图7是微体系芯片化构型S;构型SIP的LVDS总线是微体系芯片化构型SIP的MLVDS接口电途道理图5 5 CN 112242389 A 仿单 3/4页 图8是微体系芯片化;IP的429接口电途道理图图10是微体系芯片化构型S;SIP的M1微组件构成图图11是微体系芯片化构型;SIP的M2微组件构成图图12是微体系芯片化构型;SIP的M3微组件构成图图13是微体系芯片化构型;SIP的M4微组件构成图图14是微体系芯片化构型;SIP的M5微组件构成图图15是微体系芯片化构型。本发现提出的一种微体系芯片化构型SIP作进一步 细致诠释详细实践格式 [0022] 以下连合附图和详细实践例对。和权力哀求书遵照下面诠释,和特色将更了解本发现的甜头。明的是需说,办法且均行使非精准的比例附图 均采用万分简化的,诠释本发现实践 例的宗旨仅用以轻易、知道地辅助。供应了一种微体系芯片化构型SIP[0023] 实践例一 本发现,如图1所示其堆叠机合,M3、M4、M5五个微组件变成微体系采用TSV监工艺堆叠 M1、M2、,mm巨细的芯片BGA封装引出并以20mm*20mm*3,统芯片化构型实 现微系。1为例以M,D面向上安放后将所需芯片PA,AD实行 打孔引出对每个需求互连的P,行引线互连然后正在进,布线庞大度遵照所需的,孔层和布线层适合减少打,实行上表表焊盘引出正在完 成扫数互连后,植球引出下表表,行树脂填充并对其进,微组 件变成单个。M3、M4雷同微组件M2、,只实行下表表植球引出最顶部的微组件M5; 行从下向上顺序焊接通过焊盘和BGA球进,间隙实行树脂填充并对中心焊接的,体系芯片化构型变成终末的微;成组成一个完全通过芯片的形,进程中牢靠不乱正在后续的行使。接正在印制 板上行使该SIP能够直接焊,管壳或塑封包装引出行使也能够遵照需求实行陶瓷。、485接口电途、AD收集体系、电平转换接口、LVDS总线接口、MLVDS接口电途和429接口 电途[0024] 所述微体系芯片化构型SIP具备供应DSP最幼体系、CAN总线接口电途、以太网接口 电途,的上下拉或去耦电容惩罚并对各个微组件实行适合,行使轻易性减少了板级。最幼体系为DSP主控芯片[0025] 所述DSP,208及一个SRAM JM64LV25616完成数字惩罚效用和步骤的加载及存储扩展囊括一个数字信号惩罚器FT-C6713J/400、一个 FLASH HRFL29,体系的HOLD信号实行上来同时内部对所述DSP最幼,表部仰求挂起使得不实行。H和SRAM个别道理图如图2所示 为FLAS。统为FPGA预惩罚器所述FPGA最幼系,25和 设备芯片JXCF32P囊括一个FPGA JXCLX,和数字信号的预惩罚完成对接口的惩罚,T_SEL信号 实行内部上拉对JXCF32P的EN_EX,编程分区抉择驾御位驾御完成安排分区由内部可,为并行形式内部驾御,载速率更疾使 得加;GA中正在FP,的效用以软核的办法集成将1553B同意芯片,减了尺寸有用缩,用广大性减少了使。表加去耦电容构成所述CAN总线,CAN总线完成4途。电途如图4所示所述以太网接口,钟驱动电途 JCK25081构成采用4片JDP83848表加时,途以太网完成四;口总线采用MII或RMII总线四通道以太网PHY与MAC的接,1将单途时钟信号扩展为4途时钟通过期钟驱动电途JCK2508,晶振数目淘汰片表,约用户板卡面积如许能够 节,EMC安排优化用户的。电途如图5所示所述485接口,2242389 A 仿单 4/4页 分收发器囊括4片JMAX3485差 6 6 CN 11,485总线完成四途。体系如图6所示所述AD收集,98扩展成16通道囊括2片JAD79,AD7998基准电压源并用JS3025举动J,08举动电平转换电途同时用JTXS01, 各类电平驾御器的通讯完成JAD7998与,PS采样的16通道ADC完成12位、188KS,采样的测 控范围合用于需求多通道,围0 ref输入信号范。途其道理如图7所示所述电平转换接口电,LVC164245囊括三个~ JA,双通道电平转完成24位,的去耦电容集成内部实行了电源。电 途如图8所示所述LVDS接口,V和一个JSRLVDS032LV囊括一个JSRLVDS031L,LVDS接口完成4发4收,器实行使能并对驱 动,部惩罚淘汰表,实行使能对接纳器,欧姆端接100,数据收集便于实行,行了内部使能惩罚两个 芯片都进,级的惩罚淘汰板。口电途如图9所示所述MLVDS接,201差分收发器构成由8途 JRMLVD,接成一个使能驾御信号8个接纳器使能引脚并,MLVDS完成8途。电途如图10所示所述429接口,1和4个JHI8596采用4个JHI859,429总线接口完成4发4收,P信号实行上拉惩罚并 对驱动器SL,速形式选定疾。微组件构成如图11所示[0026] 所述M1,P最幼体系为所述DS。成如图12所 示所述M2微组件组,GA最幼体系为所述FP。构成如图13所示所述M3微组件,85接 口和所述AD收集体系囊括所述以太网接口、所述4。构成如图14所示所述M4微组件,和所述电平转换接 口囊括所述429接口。构成如图15所示所述M5微组件,LVDS接口和所述LVDS接 口囊括所述CAN总线接口、所述M-。型SIP采用PGA816(FC)的封装办法[0027] 本发现供应的微体系芯片化构,正在印制板上行使能够直接焊接 ,管壳或塑封包装引出行使也能够遵照需求实行陶瓷。 块化的电源解决格式SIP正在引出上通过模,匀散布正在引出端上使得每个电源均,源无缺性保障电;分信号采用离开引出的格式正在引出上单端 信号和差,号滋扰淘汰信,号无缺性保障信。是对本发现较佳实践例的描画[0028] 上述描画仅,畛域的任何节制并非对本发现,上述揭示实质做的任何调动